//divider_4.v

module divider_4(
    input            sys_clk,        //系统时钟
    input            sys_rst_n,      //系统复位
    output    reg    out_clk         //输出时钟
);

    reg[2:0]    cnt;                 //3位计数器

    always@(posedge sys_clk or negedge sys_rst_n)
      if(!sys_rst_n)
        cnt <= 2'd0;
      else if(cnt == 2'd1)
        cnt <= 2'd0;
      else
        cnt <= cnt + 2'd1;

    always@(posedge sys_clk or negedge sys_rst_n)        
      if(!sys_rst_n)
        out_clk <= 1'b0;
      else if(cnt == 2'd1)
        out_clk <= ~out_clk;

endmodule
